基本概念

时钟周期：CPU处理动作的最小单位（T1~T4)
总线周期：至少包含传送地址和传送数据两个过程
- T1：CPU输出地址
- T2~T4:数据传送
等待周期 $T_W$ ：当外设没有准备后，在T3周期后面插入等待周期。如果当前没有执行指令则处于空闲周期
指令周期：取值+执行
从整体上看，总线周期至少包含4个时钟周期，指令周期包括多个总线周期

研究原因

了解CPU工作时各引脚信号的相对时间关系
深入了解指令的执行过程
CPU与存储器、I/O等的时序配合
实时控制：精确计算程序运行时间

典型时序分析

内存读时序

最小模式总线时序

总线读操作

（DS）=1000H，（SI）=2345H，（12345H）=78H ，MOV AL，[SI]

时序分析

首先看T1周期
从上到下看，首先送出地址线，ALE高电平有效，进行地址锁存。
M/IO，低电平时读IO，高电平是读存储器。
T1周期，读信号无效。DT/R读操作，为低电平。目前是地址输出，所以DEN数据使能无效
T2周期，读信号低电平有效，数据使能，因为数据是输入的，地址是输出的，两种方向是不相同的，所以需要将总线先置为高阻态，为总线方向转换做准备。需要等待一个时钟周期。
T3周期，数据从总线上输入，保持读信号有效
T4周期，读信号撤销，DEN跟随读信号，变为高电平无效。为了保证数据能够正确输入，数据在读信号撤销后还保持一段时间。

总线写周期

时序分析

在T1周期，首先送出地址，ALE高电平有效，进行地址锁存。
T2周期，写信号低电平有效，DEN有效 .因为数据是从CPU直接发出的，不需要等待，所以数据在T2周期就出现在数据总线上。
T3周期，写信号、DEN和数据保持有效
T4周期，撤销写信号、DEN信号变为无效状态，为了保持数据正确输出，数据继续保持一段时间。

读写操作不同点

(1) CPU不是输出读信号，而是输出写信号。
(2) DT/R整个总线周期为高电平，表示本总线周期为写周期，在接有数据总线收发器的系统中，用来控制数据传输方向。
(3) AD15～AD0在T2到T4状态输出数据，输出地址与输出数据为同一方向，无需像读周期那样要高阻态作缓冲，故T2状态无高阻态。

中断响应

时序分析

中断响应操作，响应的条件是CPU的INTR引脚高电平，IF=1。
在第一个总线周期CPU发出ALE信号，作为地址锁存信号;
INTA中断应答信号低电平，通知外设CPU已接受其中断请求，同时使数据总线、地址总线悬空。
第二个总线周期，被响应的外设向数据总线发送一个字节的中断类型号，CPU读入后查中断向量表，找到中断服务程序入口地址，转去执行中断服务程序。